V tomto článku je uveden přehled integrovaných klopných obvodů D řízených hranou řady TTL 74, a to konkrétně obvodů 7474, 74173, 74174, 74175, 74273, 74374, 74377, 74534, 74564 a 74574. Integrovaný obvod 7474 obsahuje dva nezávislé klopné obvody D řízené náběžnou hranou s komplementárními výstupy Q a Q a samostatnými vstupy pro asynchronní nastavení a nulování. V článku je uvedeno blokové schéma, rozmístění vývodů, stavová tabulka a časový diagram. Zbylé integrované obvody obsahují čtyři až osm klopných obvodů D, které jsou řízeny náběžnou hranou na společném hodinovém vstupu. Dále mají tyto obvody obvykle vyveden jeden společný řídící vstup, kterým může být vstup pro asynchronní nulování (MR – master reset), u obvodů s třístavovými výstupy musí být přítomen vstup pro povolení výstupů (OE – output enable), případně mohou být klopné obvody vybaveny vstupem uvolnění (E – enable).
Klopný obvod D řízený hranou je synchronní sekvenční logický obvod, který je vybaven datovým vstupem D, výstupem Q (a příp. Q), vstupem hodinového signálu C a případně ještě vstupy pro asynchronní nulování a nastavení. Data se přenáší ze vstupu D na výstup Q pouze v okamžiku náběžné (u klopného obvodu D řízeného náběžnou hranou) nebo spádové (u klopného obvodu D řízeného spádovou hranou) hrany hodinového signálu. V článku se seznámíte s funkcí klopného obvodu D řízeného náběžnou nebo spádovou hranou, jejich stavovými tabulkami, schématickými značkami, časovým diagramem a různými způsoby realizace pomocí hradel NAND.
Střadač D je synchronní sekvenční logický obvod, který se skládá z klopných obvodů D řízených úrovní. Střadač je vybaven datovými vstupy D a stejným počtem datových výstupů Q, vstupem uvolnění LE a v případě třístavových výstupů rovněž i vstupem pro povolení výstupů OE. Je-li na vstupu uvolnění LE úroveň H, přenáší se úrovně ze vstupů D přímo na výstupy Q. Přivedeme-li na vstup LE úroveň L, vnitřní klopné obvody přejdou do paměťového režimu a na výstupech budou úrovně, které byly na vstupech D před příchodem spádové hrany signálu LE, a to nezávisle na momentálních úrovních na vstupech D.
V článku je uveden přehled čtyřbitových a osmibitových střadačů řady 74: 7475, 74373, 74375, 74533, 74563 a 74573, a to včetně rozmístění vývodů integrovaného obvodu a funkčního schématu.
Klopný obvod D řízený úrovní je jednoduchý synchronní sekvenční obvod, který odstraňuje problém se zakázaným stavem, který nastává u klopných obvodů typu R-S. Klopný obvod má dva vstupy D (data) a E (enable). Je-li na vstupu E úroveň H, data ze vstupu D se přenáší přímo na výstup Q. Přivedeme-li na vstup E úroveň L, obvod přejde do paměťového režimu a na výstupech budou úrovně, které odpovídají předchozímu stavu, a to nezávisle na momentální úrovni na vstupu D. V článku se seznámíte s funkcí klopného obvodu D řízeného úrovní, jeho stavovou tabulkou, časovým diagramem a několika způsoby realizace pomocí hradel NAND, AND, OR a NOT.
Klopný obvod R-S je nejjednodušším sekvenčním obvodem a představuje nejjednodušší zapojení z logických hradel, které vykazuje paměťový efekt. V článku se seznámíte s asynchronními R-S klopnými obvody sestavenými z hradel NOR nebo NAND, R-S NON klopným obvodem sestaveným z hradel NAND a stavovými tabulkami těchto klopných obvodů. Dále je v článku popsána funkce klopného obvodu R-S řízeného úrovní realizovaného hradly NOR a AND nebo hradly NAND a synchronního R-S klopného obvodu typu master-slave řízeného hranou.
Základní informace o technologii CMOS včetně vnitřního zapojení invertoru a hradla NAND. Základní vlastnosti obvodů CMOS (napěťové úrovně, příkon, zpoždění, velikost výstupních proudů, napájecí napětí, logický zisk, co s nezapojenými vstupy). Zacházení s obvody CMOS a jejich citlivost na přepětí. Přehled jednotlivých řad logických obvodů CMOS a jejich srovnání (CD4000, 74HC, 74HCT, 74AC/T, 74AHC/T, 74LV, 74LVC, 74ALVC, 74AVC, 74AUP, 74AUC a další).
V tomto článku je uveden přehled jednotlivých řad bipolárních logických obvodů TTL (74, 74S, 74LS, 74AS, 74ALS a dalších) včetně vnitřního zapojení hradla NAND u jednotlivých řad.
Logické obvody lze teoreticky realizovat mnoha různými způsoby, nicméně v dnešní době výrazně dominuje realizace elektronická. V tomto článku se seznámíte s historií vývoje logických obvodů a s různými možnostmi jejich elektronické realizace (diodová, DTL, RTL, TTL, ECL a CMOS logika). V dalších článcích v této sekci se blíže seznámíte s jednotlivými řadami bipolárních, unipolárních a BiCMOS logických obvodů.
Hazardem označujeme krátkou neočekávanou změnu výstupního signálu, ke které dochází při změně jedné nebo více vstupních proměnných v důsledku různě velkých zpoždění vznikajících při průchodu elektrického signálu logickými obvody. V článku se seznámíte se základními informacemi o statických, dynamických a funkčních hazardech, dále zde naleznete příklady statických hazardů a základní způsob jejich eliminace. Rovněž se dozvíte, jakým způsobem se hazardy projevují v synchronních a asynchronních sekvenčních obvodech.