Stránky

Sekvenční logické obvody

Sekvenční logické obvody, jejich rozdělení, vlastnosti a odlišnosti oproti logickým obvodům kombinačním. Synchronní a asynchronní sekvenční obvody, sekvenční obvody řízené úrovní a hranou.

V předchozích článcích jsme se seznámili s logickými obvody, jejichž výstupní stavy závisí pouze na aktuální kombinaci vstupních stavů. Tyto logické obvody nazýváme logickými obvody kombinačními. Výstupy kombinačních logických obvodů reagují okamžitě (v rámci možností elektronických součástek) na jakoukoliv změnu na vstupech obvodu podle předepsaného logického schématu, které lze definovat logickou funkcí. U kombinačních logických obvodů tedy nedochází k žádnému paměťovému efektu, pomineme-li krátké zpoždění vznikající při průchodu signálu elektronickými obvody. Seznámili jsme se také s postupem návrhu libovolně složitého kombinačního systému, který bude pracovat podle námi požadované logické funkce. Tímto způsobem si můžeme sestavit například dekodér, sčítací obvod nebo multiplexor. V řadě aplikací v běžném životě se však potřebujeme rozhodovat v závislosti na výsledku předchozích událostí. Budeme-li chtít např. navrhnout kódový zámek, bude se muset obvod rozhodnout na základě posloupnosti čísel zadaných na klávesnici. V době rozhodování se však již dané číslo na vstupech nevyskytuje. Potřebujeme tedy jistý paměťový prvek, ve kterém bude potřebná informace uchována pro pozdější použití. Logické obvody, které obsahují paměťové prvky, nazýváme logickými obvody sekvenčními, pro jednoznačné určení výstupních signálů je totiž potřeba kromě okamžitých vstupních stavů znát též sekvenci jejich předchozích změn.

Hodnoty výstupních proměnných tedy u sekvenčních logických obvodů nezávisí pouze na hodnotách vstupních proměnných, ale i na vnitřním stavu sekvenčního obvodu. Aktuální vnitřní stav je dán hodnotami vnitřních proměnných, které jsou uloženy v paměťových členech. Tyto paměťové prvky jsou obvykle realizovány klopnými obvody.

Sekvenční logický obvod se proto na rozdíl od kombinačního logického obvodu skládá ze dvou částí – kombinační a paměťové. Obě tyto části je možné realizovat logickými členy (hradly). Zatímco kombinační část sekvenčního obvodu je možné si představit jako standardní kombinační logický obvod, který lze reprezentovat logickou funkcí, paměťová část je tvořena kombinačním obvodem, ve kterém je zavedena zpětná vazba. Kombinační obvody se zpětnou vazbou nazýváme (bistabilní) klopné obvody. Díky zpětné vazbě, která přivádí signál z výstupu obvodu zpět na jeho vstup, jsou schopny si klopné obvody uchovat (zapamatovat) předchozí stav i ve chvíli, kdy již vstupní informace není k dispozici.

Sekvenční logické obvody dělíme na asynchronní a synchronní. U asynchronních sekvenčních obvodů má změna vstupní proměnné za následek okamžitou změnu stavu sekvenčního obvodu (samozřejmě opět v rámci možností elektronických součástek). Asynchronní sekvenční obvod tedy reaguje ihned na změnu vstupních signálů. Synchronní sekvenční obvody naproti tomu obsahují navíc řídící synchronizační signál (tzv. hodinový signál, angl. clock). Stav synchronního sekvenčního obvodu se nemění okamžitě se změnou vstupní proměnné, ale až při definované změně hodinového signálu. Synchronní sekvenční obvody lze dále rozdělit na obvody řízené úrovní (úrovňové) a obvody řízené hranou (hranové). V prvním případě může synchronní sekvenční obvod měnit svůj stav po celou dobu, kdy je hodinový signál v definované úrovni. V druhém případě se může stav synchronního sekvenčního obvodu měnit pouze s náběžnou nebo spádovou hranou hodinového signálu (tj. v okamžiku, kdy se mění úroveň hodinového signálu z L do H nebo z H do L).

Naprostá většina z používaných sekvenčních obvodů (včetně procesorů, mikroprocesorů, mikrokontrolérů atd.) jsou sekvenční obvody synchronní, které jsou řízeny hranou hodinového signálu. Výhodou synchronních sekvenčních obvodů je zejména jednodušší návrh. Je-li totiž splněna podmínka, že všechny interní obvody dosáhnou ustáleného stavu v čase kratším než je délka jednoho hodinového cyklu (tj. do okamžiku další hrany hodinového signálu), je (obvykle) zaručeno, že nebude v synchronním sekvenčním obvodu docházet k nepředvídatelným stavům (hazardům). Synchronní sekvenční obvody mají samozřejmě i své nevýhody. Protože musí být hodinový signál distribuován ke všem klopným obvodům a vzhledem k tomu, že má hodinový signál obvykle relativně vysoký kmitočet, vyžaduje tato distribuce nezanedbatelný příkon, z čehož může plynout i zahřívání obvodu.

Dalším problémem může být maximální velikost kmitočtu hodinového signálu, která je dána nejpomalejší částí sekvenčního obvodu. Jak již bylo řečeno výše, veškeré operace v synchronním sekvenčním obvodu musí proběhnout v čase kratším než je délka hodinového cyklu. Z toho plyne, že složitější funkční celky sekvenčního obvodu mohou limitovat kmitočet hodinového signálu celého synchronního obvodu. Tento problém se např. u mikroprocesorových systémů často řeší rozdělením složitějších funkčních celků na jednodušší, ve kterých se pak signál zpracovává paralelně. Problémem synchronních sekvenčních obvodů může být rovněž větší vyzařované rušení. Protože se v synchronním obvodu mění stavy většiny vnitřních obvodů současně při hranách hodinového signálu, spektrum rušení vykazuje výraznější spektrální čáry na hodinovém kmitočtu a jeho harmonických.

V sekci o sekvenčních logických obvodech naleznete následující články:

Hazardy, synchronní a asynchronní sekvenční obvody

Hazardem označujeme krátkou neočekávanou změnu výstupního signálu, ke které dochází při změně jedné nebo více vstupních proměnných v důsledku různě velkých zpoždění vznikajících při průchodu elektrického signálu logickými obvody. V článku se seznámíte se základními informacemi o statických, dynamických a funkčních hazardech, dále zde naleznete příklady statických hazardů a základní způsob jejich eliminace. Rovněž se dozvíte, jakým způsobem se hazardy projevují v synchronních a asynchronních sekvenčních obvodech.

Návrh sekvenčního obvodu

V tomto článku se seznámíte se strukturou sekvenčního logického systému, který se skládá z kombinační logické sítě a paměťových členů, a dále s obecným principem návrhu sekvenčního obvodu včetně ilustračního příkladu.

Klopný obvod R-S

Klopný obvod R-S je nejjednodušším sekvenčním obvodem a představuje nejjednodušší zapojení z logických hradel, které vykazuje paměťový efekt. V článku se seznámíte s asynchronními R-S klopnými obvody sestavenými z hradel NOR nebo NAND, R-S NON klopným obvodem sestaveným z hradel NAND a stavovými tabulkami těchto klopných obvodů. Dále je v článku popsána funkce klopného obvodu R-S řízeného úrovní realizovaného hradly NOR a AND nebo hradly NAND a synchronního R-S klopného obvodu typu master-slave řízeného hranou.

Klopný obvod D řízený úrovní

Klopný obvod D řízený úrovní je jednoduchý synchronní sekvenční obvod, který odstraňuje problém se zakázaným stavem, který nastává u klopných obvodů typu R-S. Klopný obvod má dva vstupy D (data) a E (enable). Je-li na vstupu E úroveň H, data ze vstupu D se přenáší přímo na výstup Q. Přivedeme-li na vstup E úroveň L, obvod přejde do paměťového režimu a na výstupech budou úrovně, které odpovídají předchozímu stavu, a to nezávisle na momentální úrovni na vstupu D. V článku se seznámíte s funkcí klopného obvodu D řízeného úrovní, jeho stavovou tabulkou, časovým diagramem a několika způsoby realizace pomocí hradel NAND, AND, OR a NOT.

Střadač (klopné obvody D řízené úrovní)

Střadač D je synchronní sekvenční logický obvod, který se skládá z klopných obvodů D řízených úrovní. Střadač je vybaven datovými vstupy D a stejným počtem datových výstupů Q, vstupem uvolnění LE a v případě třístavových výstupů rovněž i vstupem pro povolení výstupů OE. Je-li na vstupu uvolnění LE úroveň H, přenáší se úrovně ze vstupů D přímo na výstupy Q. Přivedeme-li na vstup LE úroveň L, vnitřní klopné obvody přejdou do paměťového režimu a na výstupech budou úrovně, které byly na vstupech D před příchodem spádové hrany signálu LE, a to nezávisle na momentálních úrovních na vstupech D.
V článku je uveden přehled čtyřbitových a osmibitových střadačů řady 74: 7475, 74373, 74375, 74533, 74563 a 74573, a to včetně rozmístění vývodů integrovaného obvodu a funkčního schématu.

Klopný obvod D řízený hranou

Klopný obvod D řízený hranou je synchronní sekvenční logický obvod, který je vybaven datovým vstupem D, výstupem Q (a příp. Q), vstupem hodinového signálu C a případně ještě vstupy pro asynchronní nulování a nastavení. Data se přenáší ze vstupu D na výstup Q pouze v okamžiku náběžné (u klopného obvodu D řízeného náběžnou hranou) nebo spádové (u klopného obvodu D řízeného spádovou hranou) hrany hodinového signálu. V článku se seznámíte s funkcí klopného obvodu D řízeného náběžnou nebo spádovou hranou, jejich stavovými tabulkami, schématickými značkami, časovým diagramem a různými způsoby realizace pomocí hradel NAND.

Integrované klopné obvody D řízené hranou

V tomto článku je uveden přehled integrovaných klopných obvodů D řízených hranou řady TTL 74, a to konkrétně obvodů 7474, 74173, 74174, 74175, 74273, 74374, 74377, 74534, 74564 a 74574. Integrovaný obvod 7474 obsahuje dva nezávislé klopné obvody D řízené náběžnou hranou s komplementárními výstupy Q a Q a samostatnými vstupy pro asynchronní nastavení a nulování. V článku je uvedeno blokové schéma, rozmístění vývodů, stavová tabulka a časový diagram. Zbylé integrované obvody obsahují čtyři až osm klopných obvodů D, které jsou řízeny náběžnou hranou na společném hodinovém vstupu. Dále mají tyto obvody obvykle vyveden jeden společný řídící vstup, kterým může být vstup pro asynchronní nulování (MR – master reset), u obvodů s třístavovými výstupy musí být přítomen vstup pro povolení výstupů (OE – output enable), případně mohou být klopné obvody vybaveny vstupem uvolnění (E – enable).

Klopný obvod J-K

Klopný obvod J-K je po klopném obvodu typu D druhým nejpoužívanějším bistabilním klopným obvodem. Klopný obvod J-K opět představuje určité vylepšení klopného obvodu R-S a odstraňuje problém se zakázaným stavem, který u klopného obvodu R-S nastává, jsou-li oba jeho vstupy v aktivní úrovni. Na rozdíl od klopného obvodu D však J-K KO zachovává oba řídící signály (nastavení – J i nulování – K). Problematický stav, který u R-S KO nastává, jsou-li oba řídící vstupy v aktivní úrovni, byl u J-K klopného obvodu odstraněn zavedením zpětných vazeb z výstupů Q a Q na vstupy J a K. V článku se seznámíte s funkcí klopného obvodu J-K typu master-slave řízeného impulsem a klopného obvodu J-K řízeného hranou, jejich stavovými tabulkami, časovým diagramem a schématickými značkami.

Integrované klopné obvody J-K

V tomto článku je uveden přehled integrovaných klopných obvodů J-K řady TTL 74, a to konkrétně obvodů 7473, 74107, 74109 a 74112. Všechny tyto integrované obvody obsahují dva klopné obvody typu J-K, které jsou vybaveny vstupy pro asynchronní nulování. Obvody 74109 a 74112 pak mají navíc ještě vstupy pro asynchronní nastavení klopných obvodů. V článku je uvedeno blokové schéma a rozmístění vývodů všech těchto obvodů a stavová tabulka.